奥鹏远程教育天津大学《数字逻辑》在线作业二

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《数字逻辑》在线作业二

有8个触发器数目的二进制计数器，它具有256个计数状态。
A:正确
B:错误
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组合电路不含有记忆功能的器件。
A:正确
B:错误
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构成一个7进制计数器需要三个触发器
A:正确
B:错误
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同步时序电路和异步时序电路比较，其差异在于后者
A:没有触发器
B:没有统一的时钟脉冲控制
C:没有稳定状态
D:输出只与内部状态有关
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计数器是对脉冲的个数进行计数，具有计数功能的电路
A:正确
B:错误
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要产生10个顺序脉冲，若用四位双向移位寄存器CT74LS194来实现，需要（）片
A:3
B:4
C:5
D:10
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计数器的模是指对输入的计数脉冲的个数。
A:正确
B:错误
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A:A
B:B
C:C
D:D
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74LS161是异步二进制计数器
A:正确
B:错误
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时序电路不含有记忆功能的器件。
A:正确
B:错误
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要产生10个顺序脉冲，若用四位双向移位寄存器CT74LS194来实现，需要（）片
A:3
B:4
C:5
D:10
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当用异步I/O输出结构的PAL设计逻辑电路时，它们相当于（）
A:组合逻辑电路
B:时序逻辑电路
C:存储器
D:数模转换器
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下列功能的触发器中，不能构成移位寄存器（）
A:SR 触发器
B:JK 触发器
C:D 触发器
D:T 和 T＇触发器
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一位8421BCD码计数器至少需要（）个触发器
A:3
B:4
C:5
D:10
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移位寄存器不但可移位，而且还能对数据进行串并转换
A:正确
B:错误
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假设 JK 触发器的现态 Qn=0，要求 Qn+1=0，则应使（）
A:J=，K=0
B:J=0，K=
C:J=1，K=
D:J=K=1
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PLD器件的基本结构组成不包括（）
A:与阵列
B:或阵列
C:输入缓冲电路
D:输出缓冲电路
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同步计数器和异步计数器比较，同步计数器的显著优点是
A:工作速度高
B:触发器利用率高
C:电路简单
D:不受时钟CP控制
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74LS161是集成同步二进制计数器
A:正确
B:错误
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某移位寄存器的时钟脉冲频率为100KHZ，欲将存放在该寄存器中的数左移8位，完成该操作需要（）时间。
A:10us
B:80us
C:100us
D:800ms
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同步计数器和异步计数器比较，同步计数器的显著优点是（）
A:工作速度高
B:触发器利用率高
C:电路简单不受时钟CP控制
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有一T 触发器，在 T=1 时，加上时钟脉冲，则触发器（）
A:保持原态
B:置 0
C:置 1
D:翻转
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A:A
B:B
C:C
D:D
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反馈清零法是在计数过程中利用某个中间状态反馈到清零端，迫使计数器返回到0，再重新开始计数
A:正确
B:错误
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把一个5进制计数器与一个10进制计数器串联可得到15进制计数器。
A:正确
B:错误
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A:A
B:B
C:C
D:D
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当用专用输出结构的PAL设计时序逻辑电路时，必须还要具备有（）
A:触发器
B:晶体管
C:MOS管
D:电容
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欲设计0，1，2，3，4，5，6，7这几个数的计数器，如果设计合理，采用同步二进制计数器，最少应使用（）级触发器
A:2
B:3
C:4
D:8
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计数器的模是指构成计数器的触发器的个数
A:正确
B:错误
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寄存器是组合逻辑器件
A:正确
B:错误
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4 位移位寄存器，现态为 1100，经左移 1 位后其次态为（）
A:0011 或 1011
B:1000 或 1001
C:1011 或 1110
D:0011 或 1111
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N个触发器可以构成能寄存（）位二进制数码的寄存器
A:N-1
B:N
C:N+1
D:2N
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在各种寄存器中，存放N位二进制数码需要()个触发器
A:0
B:1
C:N
D:N+1
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同步二进制计数器的电路比异步二进制计数器复杂，所以实际应用中较少使用同步二进制计数器。
A:正确
B:错误
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N个触发器可以构成最大计数长度（进制数）为（）的计数器。
A:N
B:2N
C:N^2
D:2^N
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集成同步二进制计数器74LS161不具有（）功能
A:置数
B:保持
C:清零
D:锁存
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N进制计数器可以实现N分频
A:正确
B:错误
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同步时序电路和异步时序电路比较，其差异在于后者（）
A:没有触发器
B:没有统一的时钟脉冲控制
C:没有稳定状态
D:输出只与内部状态有关
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利用反馈归零法获得N进制计数器时，若为异步置零方式，则状态SN只是短暂的过渡状态，不能稳定而是立刻变为0状态。
A:正确
B:错误
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当时序电路存在无效循环时该电路不能自启动
A:正确
B:错误
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