华中师范大学《数字电子技术》期末考试必备题集

奥鹏期末考核

155232–华中师范大学《数字电子技术》奥鹏期末考试题库合集

单选题：
（1）某通信系统每秒传输1544000位数据,传送每位数据的时间为( )。
A.324ns
B.628ns
C.1256ns
D.2312ns
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（2）
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（3）以下不属于逻辑代数基本规则的是()。
A.代入规则
B.反演规则
C.对偶规则
D.延展规则
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（4）在何种输入情况下,“与非”运算结果是逻辑0( )。
A.全部输入是0
B.任一输入是0
C.仅一输入是0
D.全部输入是1
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（5）
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（6）数字集成电路按结构的不同形式分类,以下不属于的是( )。
A.NOMS
B.PMOS
C.CMOS
D.NPMOS
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（7）要使TTL与非门工作在转折区,可使输入端对地外接电阻()。
A.>RON
B.<ROFF
C.ROFF<RI<RON
D.>ROFF
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（8）对于TTL与非门闲置输入端的处理,不可( )。
A.接电源
B.通过电阻33k接电源
C.接地
D.与有用输入端并联
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（9）完成1位二进制数相加的一种组合逻辑电路()。
A.半加器
B.全加器
C.1位加法器
D.多为加法器
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（10）任何组合逻辑电路都可以变换成( )表达式。
A.与或
B.与非
C.或非
D.非门
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（11）典型的集成PLA(82S100)有()输入变量。
A.8
B.16
C.24
D.48
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（12）Verilog语言大概提供了约()个运算符。
A.20
B.30
C.40
D.50
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（13）()是一种对脉冲电平敏感的存储单元电路。
A.寄存器
B.锁存器
C.触发器
D.定时器
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（14）用555定时器组成施密特触发器,输入控制端CO外接10V电压时,回差电压为( )。
A.3.33V
B.5V
C.6.66V
D.10V
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（15）边沿式D触发器是一种()稳态电路。
A.无
B.单
C.双
D.多
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（16）下列触发器中,没有约束条件的是( )。
A.基本RS触发器
B.主从RS触发器
C.同步RS触发器
D.边沿D触发器
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（17）为实现将JK触发器转换为D触发器,应使( )。
A.J=D,K=/D
B.K=D,J=/D
C.J=K=D
D.J=K=/D
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（18）8位移位寄存器,串行输入时经( )个脉冲后,8位数码全部移入寄存器中。
A.1
B.2
C.4
D.8
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（19）
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（20）N个触发器可以构成最大计数长度(进制数)为( )的计数器。
A.n
B.2N
C.N的平方
D.2的N次方
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（21）反馈置数法适用具有()功能的集成计数器。
A.翻转
B.预置
C.计数
D.定时
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（22）以下电路中,()可以产生脉冲定时。
A.多谐振荡器
B.单稳态触发器
C.施密特触发器
D.石英晶体多谐振荡器
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（23）以下代码中为恒权码的为()。
A.循环码
B.5421BCD码
C.余三码
D.格雷码
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（24）对于T触发器,若原态Qn=1,欲使新态Qn+1=1,应使输入T=( )。
A.0或/Q
B.1
C.Q
D./Q
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（25）TTL单定时器型号的最后几位数字为( )。
A.555
B.556
C.7555
D.7556
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（26）当逻辑函数有n个变量时,共有( )个变量取值组合。
A.n
B.2n
C.n的平方
D.2的n次方
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（27）有一个左移移位寄存器,当预先置入1011后,其串行输入固定接0,在4个移位脉冲CP作用下,四位数据的移位过程是( )。
A.1011–0110–1100–1000–0000
B.1011–0101–0010–0001–0000
C.1011–1100–1101–1110–1111
D.1011–1010–1001–1000–0111
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（28）8线—3线优先编码器的输入为 ,当优先级别最高的有效时,其输出的值是( )。
A.111
B.010
C.000
D.101
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（29）随机存取存储器具有( )功能。
A.读/写
B.无读/写
C.只读
D.只写
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（30）N个触发器可以构成最大计数长度(进制数)为( )的计数器。
A.N
B.2N
C.
D.
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（31）请判断以下哪个电路不是时序逻辑电路( )。
A.计数器
B.寄存
C.译码器
D.触发器
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（32）函数F=AB+BC,使F=1的输入ABC组合为( )。
A.ABC=000
B.ABC=010
C.ABC=101
D.ABC=110
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（33）
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（34）
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（35）74LS138是3线—8线译码器,译码为输出低电平有效,若输入为A2A1A0=110时,输出 应为( )。
A.10111111
B.10111110
C.10111100
D.10110111
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（36）两片中规模集成电路10进制计数器串联后,最大计数容量为( )位。
A.10
B.100
C.1000
D.50
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（37）10010011作为8421BCD码时,它相当于十进制数( )。
A.91
B.83
C.93
D.87
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（38）典型的TTL与非门电路使用的电路为电源电压为___V,其输出高电平___V,输出低电平为___V, CMOS电路的电源电压___V( )。
A.
B.
C.
D.
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（39）时序逻辑电路一般由( )组成。
A.存储电路,组合电路
B.存储电路,门电路
C.组合电路,门电路
D.译码电路,组合电路
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（40）十进制数转换为二进制数为( )和十六进制数为( )。
A.111000,38
B.110000,30
C.110000,38
D.111000,30
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（41）
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（42）
A.0,1
B.0,A
C.
D.
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（43）K触发器的特性方程为( )。
A.
B.
C.
D.
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（44）TTL集成JK触发器正常工作时,其端应接( )电平。
A.高
B.低
C.高阻
D.低阻
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多选题：
（1）与十进制相比二进制的优点是()。
A.数字装置简单可靠、所有元件少
B.运算规则简单、运算操作方便
C.运算速度快
D.数值表达清晰、便于观察
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（2）逻辑函数的化简方法有()。
A.并项法
B.吸收法
C.消去法
D.配项法
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（3）卡诺图化简步骤是( )。
A.将逻辑函数写成最小项表达式
B.按最小项表达式填写卡诺图
C.合并最小项
D.将包围圈对于的乘积项相加
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（4）以下不能消除冒险竞争的方法是( )。
A.发现并消去互补相乘项
B.增加乘积项避免互相项相加
C.输出端并联电容器
D.输入端并联电容器
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（5）()构成各种时序电路的存储单元电路。
A.寄存器
B.锁存器
C.触发器
D.定时器
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（6）CMOS数字集成电路与TTL数字集成电路相比突出的优点是( )。
A.微功耗
B.高速度
C.高抗干扰能力
D.电源范围宽
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（7）时序逻辑电路可分为( )时序电路。
A.触发
B.定时
C.异步
D.同步
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（8）有( )时序逻辑电路就被唯一地确定。
A.输出方程组
B.激励方程组
C.状态方程组
D.锁存方程组
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（9）
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（10）通用逻辑阵列GAL由( )部分组成。
A.或门
B.异或门
C.上升沿的D触发器
D.4个数据选择器
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（11）FPGA中的布线资源有局部布线资源和( )。
A.通用布线区
B.I/O布线资源
C.专用布线资源
D.全局布线资源
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（12）单稳态触发器由( )组成。
A.RC电路
B.逻辑门
C.触发器
D.锁存器
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（13）奥鹏期末考核单稳态触发器的的应用有( )。
A.定时
B.延时
C.计数
D.噪声消除电路
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（14）施密特触发器的应用有( )。
A.波形变换
B.波形整形和抗干扰
C.幅度鉴别
D.相度鉴别
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（15）在下列逻辑电路中,属于组合逻辑电路的有( )。
A.译码器
B.编码器
C.全加器
D.寄存器
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判断题：
（1）模拟信号在时间上的连续变化的,幅值上也是连续取值。
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（2）数字信号就是一系列时间离散、数值也离散的信号。
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（3）0FEH是数制中的十六进制。
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（4）异或函数和同或函数在逻辑上互为反函数。
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（5）若两个函数具有不同的逻辑函数式,则两个逻辑函数必不相等。
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（6）电路的噪声容限越大,抗干扰能力愈强。
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（7）用一个二进制代码表示特定含义的信息称作编码。
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（8）数据选择是指经过选择,把数据中的某一路数据传送到公共数据线上。
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（9）在时钟脉冲边缘作用下的状态刷新称触发。
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（10）如果两个状态作为现态,其任何相同输入所产生的输出及建立的次态均完全相同,这两个状态称为等价状态。
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（11）采用移位寄存器可把并行数据转化成串行数据。
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（12）数字系统设计分为自下而上和自上而下两种设计方法。
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（13）卡诺图化简法可以更加直观、简捷的逻辑函数化简方法。
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（14）电路结构和其触发方式与功能并没有必然的联系。
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（15）逻辑函数的简化对于提高电路的可靠性并没有什么作用,因此实际意义不大。
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（16）一般TTL门电路的输出端可以直接相连,实现线与。
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（17）74LS147为8-3线优先编码器。
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（18）采样定理的规定,是为了能不失真地恢复原模拟信号,而又不使电路过于复杂。
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（19）一个N位逐次逼近型A/D转换器完成一次转换要进行N次比较,需要N+2个时钟脉冲。
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（20）
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（21）三态门输出为高阻时,其输出线上电压为高电平( )
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（22）译码器哪个输出信号有效取决于译码器的地址输入信号( )
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（23）五进制计数器的有效状态为五个( )
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（24）施密特触发器的特点是电路具有两个稳态且每个稳态需要相应的输入条件维持。( )
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（25）
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简答题：
（1）什么是同步逻辑和异步逻辑,同步电路和异步电路的区别是什么?
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（2）什么是竞争与冒险现象?怎样判断?如何消除?
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